【IntelCup】-06-29
使用PYQT搭建一个简易登录界面
Python/PyQt5/Qtdesigner设计登录界面——包括登录和注册界面切换_哔哩哔哩_bilibili
使用QT desiger设计界面详细参加视频,注意不要把登录框重叠
使用Pycharm开发暂时未遇到无法解决的问题,但是有些功能没有完全实现。
编写YOLO-V5目标检测主界面安装YOLO-V5需要的环境(anaconda配置)
Anaconda-用conda创建python虚拟环境 - 知乎 (zhihu.com)
遇到的问题
不知道如何在anaconda prompt中切换盘
Anaconda prompt cd命令 盘之间切换_qq_41277534的博客-CSDN博客_anaconda cd命令
出现warning:Ignore distutils configs in setup.cfg due to encoding errors
【WARNING:Ignore distutils configs in setup.cfg due to encoding errors】完美解决_ ...
【IntelCup】-06-27
pycharm配置anacondaanaconda新建虚拟环境默认在C盘的解决使用conda config --add envs_dirs dir(路径)新建一个虚拟环境,其会成为默认的环境。
这里使用的路径是D:\Users\admin\.conda\envs\。
anaconda在指定的虚拟环境中安装库
Anaconda在指定环境中安装库_西门一刀的博客-CSDN博客
Anaconda 安装python第三方库的各类方法__Ashore的博客-CSDN博客_anaconda安装第三方库
找不到命令anaconda在系统变量的Path中添加相关的路径:C:\Users\XXX\Anaconda3,C:\Users\XXX\Anaconda3\Scripts
anaconda无法search
Can‘t connect to HTTPS URL because the SSL module is not available - 关于anaconda中的SSL模块错误_Sky_Tree_Delivery的博客-CSDN博客
csdn(github) nb
pyqt5编写界面SSH远程 ...
【CAG_SLAM】-07-BA-Part
整体模块功能图
这里主要涉及到矩阵求逆、矩阵转置和矩阵乘法的操作,最后输出结果的矩阵。
矩阵求逆矩阵求逆主要有两种方法,一种是利用伴随阵求逆矩阵的方法,还有其他方法是利用矩阵的L-U分解法等(L-U分解法具有更加广泛的应用范围,其可以并行计算)
L-U分解法$$A = LU \A^{-1} = U^{-1}L^{-1}$$其中,L是下三角阵,U是上三角阵。$$\begin{bmatrix}A_{11} & A_{12} \A_{21} & A_{22}\end{bmatrix}\begin{bmatrix}L_{11} & \L_{21} & L_{22}\end{bmatrix}\times\begin{bmatrix}U_{11} & U_{12} \ & U_{22}\end{bmatrix}$$
$$\left{ \begin{array}{lr} A_{11} = L_{11}U_{11} \ A_{12} = L_{11}U_{12} \ ...
【Verilog学习】-11-时序逻辑-FSM
标准的一些三段式有限状态机
Fsm1questionThis is a Moore state machine with two states, one input, and one output. Implement this state machine. Notice that the reset state is B.
This exercise is the same as fsm1s, but using asynchronous reset.
Module Declaration12345module top_module( input clk, input areset, // Asynchronous reset to state B input in, output out);
Solution1234567891011121314151617181920212223242526272829module top_module( input clk, input areset, // Asynchronous ...
【札记】五月所思
最近干了什么最近的生活没有向着理想的目标和方向发展,说好及时填报夏令营,现在又总是走走停停;说好每晚按时阅读睡觉、却又刷起视频;说好及时计划和反思却又总是浪费掉了大把的时间。
总结原因,无非有两个:以为已经熬过了最辛苦的时间,现在是时候放松了;以为已经无事可做、已经拿到了资格,想要半场开香槟了。
关于第一个,最近我思考到,每当我感到处于最低谷、举步维艰的时候,往往是我进步最大的时候,每当我放松警惕和开始放纵的时候,紧接着而来是巨大的打击和退步。事情往往就是这样的,保持着其矛盾的规律,走向自己的反面。如何避免这样的循环呢?至今,虽然我已经没有走出这一对矛盾,我总是在喜悦的时候,感受到最终曲终人散的孤寂;总是在学习的过程中,在躁郁症中反复,但是我仍然在探索着解决的办法(就像我们的社会现实中,永远达不到真正的正义,但是对正义的追求能让我们的社会变得更好)。首先,明确一点,这是正常的,这种周期往返的自然规律,正如春夏秋冬总是在循环的往复,经历了寒冬马上又迎来了酷热,春天的时光总是短暂的,那会不会有一天冬夏不再交替呢?那很可能就是地球生命终止的时候,我不希望这会发生,即使他和死亡一样不可避免 ...
【Verilog学习】-11-时序逻辑-MoreCircuit
本次题目主要是对元胞自动机的仿真
Rule90questionRule 90 is a one-dimensional cellular automaton with interesting properties.
The rules are simple. There is a one-dimensional array of cells (on or off). At each time step, the next state of each cell is the XOR of the cell’s two current neighbours. A more verbose way of expressing this rule is the following table, where a cell’s next state is a function of itself and its two neighbours:
Left
Center
Right
Center’s next state
1
1
1
0
1
1
0
1
1
0
1
0
...
【Verilog学习】-10-时序逻辑-移位寄存器
Shift4questionBuild a 4-bit shift register (right shift), with asynchronous reset, synchronous load, and enable.
areset: Resets shift register to zero.
load: Loads shift register with data[3:0] instead of shifting.
ena: Shift right (q[3] becomes zero, q[0] is shifted out and disappears).
q: The contents of the shift register.
If both the load and ena inputs are asserted (1), the load input has higher priority.
Module Declaration1234567module top_module( input clk, input areset, // asy ...
【札记】重新开始写博客
记录一下这段时间这段时间又开始像无头苍蝇一样乱撞了。
一生可以做很多事,但是一次只能做一件。要坚持下去,要做好规划。有目标和方向。这些都是非常重要和基础的事情,但总是不能坚持下去。
要说这段时间我的情况,只有锻炼还算坚持的可以,其他的平衡做的很差劲。可能真的有点躁郁症的感觉了,一个人去坚持真的不太容易。
可惜时间不会重来。从今天开始吧。
【ZYNQ7010】-00-使用FIFO读写ILA进行在线调试
本文整理自小熊猫学堂教学文档
简介本文档实现采用在线调试FPGA的IP核ILA,在FPGA运行的时候抓取逻辑信号波形做分析。本例程可同时学习FIFO的IP核使用,FIFO在读写操作的时序和逻辑,以及在线调试ILA模块IP的使用方法 , VIVADO的在线调试FPGA开发流程。工程新建方法请参考文档(2、VIVADO简介及软件下建立 ZYNQ工程模板教程.pdf)。
实验步骤参见原文档这个内容有亿点点多。
问题记录
输出的信号的名称是ila的序号而不是对应的信号名称
问题暂未解决,应该是代码部分有问题,暂时在文末附上正确的和我写的代码,日后做分析比较。
将原有代码复制粘贴过来,问题仍然没有解决。应该是工程设置的问题,日后分析吧。
2022-09-05更新
名称出错也有可能是版本问题。
网上的一些做法是直接将原始信号连接到ila上面,名称未变。我这里是人为添加了一个wire包装一遍(显示的是wire的名称)。
还是不行,等到需要用ILA调试的时候再来看这个该怎么弄吧。感觉和版本以及IP的设置有关系。
附录12345678910111213141516171819202 ...
【uCOS】-00-初识uCOS
uCOS简介μC/OS-III(Micro C OS Three 微型的 C 语言编写的操作系统第三版)是由 Micrium 于 2009 年推出的一款可升级的、可固化的、开源的、基于优先级的抢占式实时内核。它提供了 高档实时内核所需要的所有功能,例如任务管理、时间管理、信号量、事件标志组、互斥信 号量、消息队列、软件定时器、内存管理等。μC/OS-III 对任务数量、任务大小、优先级数 量无限制,只限制于处理器所能提供的内存大小。μC/OS-III 也提供了很多其他实时内核中 所没有的,比如能在运行时测量运行性能,直接发送信号或消息给任务,任务能同时等待多 个信号量和消息队列。μC/OS-III 被设计用于 32 位处理器, 但是它也能在 16 位或 8 位 处理器中很好地工作。
μC/OS-III 是一个软件实时内核,主要负责任务的管理和任务间的交流,任务的管理也 叫做多任务处理,其作用是协调和切换多个任务依次享用 CPU,它能使 CPU 的利用率达到 最大,让我们从宏观上感觉是多个 CPU 在同时运行,但是在微观上,对于单核处理器 ...